【消息】2006年你为65纳米工艺作好准备了吗

&nbsp;&nbsp;&nbsp;<FONT size=2> 2006年，将会真正开始出现人们期待已久的向65纳米(nm)设计工艺迁移的潮流。Gartner-Dataquest公司预测，到2007年，相当数量的专用集成电路(ASIC)设计会采用65纳米或者尺寸更小的工艺。如此说来，设计人员在2006年这一年必须确定哪种设计流程能够最有效地解决与65纳米节点有关的复杂的功率和成品率问题，同时又能够管理开发周期。他们将需要寄存器传送级到图形设计系统II(RTL-to-GDSII )流程中的四项关键功能：精确的功率管理及优化、准确的成品率分析及优化、更高的自动化程度以及并行处理。</FONT> </FONT>

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<A href="http://www.hqew.com/ASNew/ClickCount.asp?ID=1044" target=_blank></A></TD></TR><FONT size=2>&nbsp;</FONT>

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<P><FONT size=2>　　65纳米设计要求性能和元件数量不断增加，这导致了功率随之增加。为了尽量减小功耗，设计流程就必须尽量减小所用功率、同时又满足计时要求的技术。譬如，自动化的多阈值CMOS(MTCMOS)开关插入就必不可少，这项技术使得设计中的某些地方可以根据操作方式关闭电源。必须解决在整个设计流程中静态和动态的功率分配和功率耗散等问题，而不是在布局后才解决功率问题。</FONT></P>

<P><FONT size=2></FONT></FONT></P>

<P><FONT size=2>　　若采用65纳米工艺，设计规则的数量和复杂性会急剧增加、最终导致无法控制，而且使用这些规则要耗用大量内存、需要过多的运行时间。更糟的是，规则往往无法捕获底层的物理参数，所以即便设计人员遵守了所有规则，芯片仍有可能出现故障。为了尽量提高成品率、确保可制造性，设计流程需要的不仅仅是检查设计规则及改进解决办法。在进行综合、布局、布线及分析时必须把成品率问题考虑进来。特别重要的是考虑过光刻的布局，这种布局能够评估推荐规则(如添加冗余通路)对可靠性和成品率的影响。譬如说，布线器沿着导线布线时，系统就必须同时能够考虑相互依赖的影响：必须提取该导线的寄生参数、执行延迟计算、评估该线路的信号完整性以及确认与这些结构上的导线有关的光刻效应。</FONT></P>

<P><FONT size=2></FONT></FONT></P>

<P><FONT size=2>　　找到仅仅解决技术问题的一种设计流程还不够。虽然设计上的挑战更艰巨了，但开发周期并没有出现任何的缩短。想在65纳米节点这一半导体市场盈利，惟一的办法就是加快设计流程。为此，设计人员需要这样一种流程：提供更高的自动化程度、更紧密的流程集成以及更短的运行时间。这种流程必须充分利用并行处理功能，而且基于统一数据模型，那样从综合、信号和功率完整性到成品率分析的所有工具都能够立即、同时访问一模一样的设计数据。</FONT></P>

<P><FONT size=2></FONT></FONT></P>

<P><FONT size=2>　　鉴于新的挑战和机遇如此之多，毫无疑问：2006年标志着电子设计开始迈入一个新时代。</FONT></P>

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